格雷码(Gray code),又叫
循环二进制码或
反射二进制码 在数字系统中只能识别0和1，各种数据要转换为二进制代码才能进行处理，
格雷码是一种无权码，采用绝对编码方式，典型
格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，自然二进制码可以直接由数/模转换器转换成模拟信号，但某些情况，例如从十进制的3转换成4时二进制码的每一位都要变，使数字电路产生很大的尖峰电流脉冲。而
格雷码则没有这一缺点，它是一种数字排序系统，其中的所有相邻整数在它们的数字表示中只有一个数字不同。它在任意两个相邻的数之间转换时，只有一个数位发生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。另外由于最大数与最小数之间也仅一个数不同，故通常又叫
格雷反射码或
循环码。下表为几种自然二进制码与
格雷码的对照表：
┌────┬──────┬───┬────┬──────┬────┐
│十进制数│自然二进制数│格雷码│十进制数│自然二进制数│ 格雷码 │
├────┼──────┼───┼────┼──────┼────┤
│0 │0000 │0000 │8 │1000 │1100 │
├────┼──────┼───┼────┼──────┼────┤
│1 │0001 │0001 │9 │1001 │1101 │
├────┼──────┼───┼────┼──────┼────┤
│2 │0010 │0011 │10 │1010 │1111 │
├────┼──────┼───┼────┼──────┼────┤
│3 │0011 │0010 │11 │1011 │1110 │
├────┼──────┼───┼────┼──────┼────┤
│4 │0100 │0110 │12 │1100 │1010 │
├────┼──────┼───┼────┼──────┼────┤
│5 │0101 │0111 │13 │1101 │1011 │
├────┼──────┼───┼────┼──────┼────┤
│6 │0110 │0101 │14 │1110 │1001 │
├────┼──────┼───┼────┼──────┼────┤
│7 │0111 │0100 │15 │1111 │1000 │
└────┴──────┴───┴────┴──────┴────┘
一般的,普通二进制码与
格雷码可以按以下方法互相转换:
二进制码->
格雷码（编码）：从最右边一位起，依次将每一位与左边一位异或(XOR)，作为对应
格雷码该位的值，最左边一位不变(相当于左边是0)；
格雷码-〉二进制码（解码）：从左边第二位起，将每位与左边一位解码后的值异或，作为该位解码后的值（最左边一位依然不变）.
数学(计算机)描述：
原码：p[0~n]；
格雷码：c[0~n](n∈N)；编码：c=G(p)；解码：p=F(c)；书写时从左向右标号依次减小.
编码：c[i]=p[i] XOR p[i 1](i∈N,0≤i≤n-1)，c[n]=p[n]；
解码：p[n]=c[n]，p[i]=c[i] XOR p[i 1](i∈N,0≤i≤n-1).
Gray Code是由贝尔实验室的Frank Gray在20世纪40年代提出的（是1880年由法国工程师Jean-Maurice-Emlle
Baudot发明的），用来在使用PCM（Pusle Code Modulation）方法传送讯号时避免出错，并于1953年3月17日取得美国专利。由定义可知，Gray Code的编码方式不是唯一的，这里讨论的是最常用的一种。
Verilog HDL 程序举例---二进制到格雷码转换
//
//-----------------------------------------------------------------------------------
// DESCRIPTION : Bin to gray converter
// Input (DATA_IN) width : 4
// Enable (EN) active : high
//
//-----------------------------------------------------------------------------------
module BIN2GARY (EN ,DATA_IN ,DATA_OUT );
input EN ;
input [3:0] DATA_IN ;
output [3:0] DATA_OUT ;
assign DATA_OUT [0] = (DATA_IN [0] ^ DATA_IN [1] ) && EN ;
assign DATA_OUT [1] = (DATA_IN [1] ^ DATA_IN [2] ) && EN ;
assign DATA_OUT [2] = (DATA_IN [2] ^ DATA_IN [3] ) && EN ;
assign DATA_OUT [3] = DATA_IN [3] && EN ;
endmodule
