问题提出：弄不清什么时候要加74LS255 等以提高驱动能力，还有像“只能驱动一个TTL”
是从哪方面考虑的？
分析：假设有一个单一输出的逻辑门，它的输出作为许多输入的驱动，
如下图所示（非门），假设这些逻辑门的输入都有10Kohm 的上拉到
电源(防止没有输入时，输出状态不定，避免上述情况发生设置了输
入上拉到电源，同时考虑到输入低时电流不致过大，通常设定该上拉
电阻大于10kohm)

现在开始举例：假设输出为低(下面的管子导通)，对于TTL 电平，则
要求A 点的电压不高于0.8V，由于管子本身有个导通电阻，我们假
设为100ohms,所以A 点的电压会随着后面所驱动的门数上升而逐渐
升高，也就是说最多有多少个10kohm 的电阻并联再与100ohm 分压
后，仍然可以保持A 点的电压不高于0.8V，根据临界状态：
可以算出N=19，一旦多于此将可能工作异常，
需要注意的是，驱动输入端，使其在高电压时即要求A 点为高是没
有问题，因为上拉电阻会帮助Th 使得输出端上拉为 5V
以上是从负载的输入阻抗来考虑的
下面从负载的输入容抗来考虑：
驱动其它19 个逻辑门看起来好像是小事，所以，读者也许会觉得扇
出(fan-out)的数目并不是很重要。
假设由单一的输出端将19 个输入电压降到接地值，再假设，每个输
入端的寄生电容值为10pF,则全部就有190pF 的容值，要将电容充电
完毕需要100ohm x 190pF=19nS,而放电时间为此值得2-3 倍。假设最
坏的状况，延迟时间Td=57nS，考虑一主频200MHz 的个人电脑，执
行每条指令时间为1/200000000=5nS,所以对于高速电路而言，我们必
须要限制它们的扇出数量，除了由扇出数目多寡所造成的延迟时间，
还有IC 内建延迟(built-in),这主要是由IC 内的寄生电容所引起的。
所以，在通常的IC SPEC 中驱动能力这项参数都说明了在负载电容是
多大时的实测数据，这有必要引起大家注意。
参考文章：《台湾交大IC 设计-各种输出门》